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Setups

Um das Projekt zu realisieren, wurden sehr unterschiedliche, dem Labor zur Verfügung stehende, Ressourcen angeschlossen. Durch die verschiedenen im Projekt integrierten FPGA-Plattformen, waren auch differierende Setups der Lösungszähler notwendig. Allen gleich bleibt, dass sie eine Vielzahl von Lösungszählerinstanzen implementiert haben, welche wir als Slice bezeichnen. Ungeachtet des Aufwands, sind einige Board-Typen und damit deren Setups, als Einzelexemplar am System angeschlossen.

FPGASlicesClock FreqSEBoardsTotal
Sum2470
Altera Stratix EP1S80 74120 MHz 88.8188
Stratix II EP2SGX9077180 MHz138.61138
Xilinx Spartan-3 XC3S1000 15 92 MHz 13.84 55
Spartan-3E XC3S500E 9100 MHz 9.02 18
Virtex-2 XC2VP30 29146 MHz 42.31 42
Virtex-4 XC4VFX12 10153 MHz 15.31 15
Virtex-4 XC4VLX200 142126 MHz178.92 357
Virtex-4 XC4VLX160 125143 MHz178.781430
Virtex-5 XC5VLX50T 33163 MHz 53.85 269
Virtex-5 XC5VSX50T 36161 MHz 58.01 58
SE
Dient als Basiseinheit, wobei 1 SE für die Rechenlast von einem Slice bei 100MHz steht.

Natürlich sind die Taktfrequenzen eines FPGA verglichen mit dem eines universellen Multi-Gigahertz CPUs wesentlich niedriger. Daher befindet sich das Leistungsmaximum unseres Designs nicht in der Taktoptimierung sondern in der Vermeidung von Overhead erzeugenden Befehlssätzen, sowie einer konsequenten Parallelität, sowohl zwischen den Slices als auch in jedem einzelnen Slice selber.

Natürlich nutzen wir jederzeit ungenutzte Laborressourcen, um das Projekt am Laufen zu halten. Um jedoch die Entwicklung signifikant voranzubringen, fehlt uns ein zusätzliches, stabiles System. Wir suchen daher weiter nach Sponsoren für leistungsstarke FPGAs.

Sponsors
Signalion
Contact

Prof. Rainer G. Spallek
rainer.spallek@tu-dresden.de

Thomas B. Preußer
thomas.preusser@tu-dresden.de

Bernd Nägel
bernd.naegel@mailbox.tu-dresden.de

Telefax
+49 (0)351 463 38324
Street Address
Nöthnitzer Straße 46, Room 1095
01187 Dresden
Mail Address
Chair for VLSI – EDA
Fakultät Informatik
Technische Universität Dresden
D-01062 Dresden